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    • 专利摘要:
    EineLDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis umfasstein Halbleiter-Substrat (10), einen Gate-Bereich (1), Source- (4)und Drain- (5, 7)-Bereiche und einen unterhalb des LDMOS-Gate-Bereichsangeordneten Kanalbereich, wobei der Kanalbereich die LDMOS-Source-und Drain-Bereiche verbindet und eine lateral sich änderndeDotierungskonzentration aufweist. Um eine geringere parasitäre kapazitiveKopplung des Gate-Halbleiter-Bereichs zu erreichen, ist der Gate-Halbleiter-Bereichmit einer lateral sich änderndenNetto-Dotierungskonzentration (P+N+; N+N-) ausgebildet.
    公开号:DE102004030848A1
    申请号:DE102004030848
    申请日:2004-06-25
    公开日:2005-03-17
    发明作者:Torkel Arnborg；Ulf Smith
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-336
    专利说明:
    [0001] Dievorliegende Erfindung betrifft allgemein das Gebiet der integriertenSchaltkreis-Technologie und insbesondere betrifft die Erfindungeine LDMOS (laterally double diffused MOS)-Transistor-Vorrichtung,einen integrierten Schaltkreis, welcher die LDMOS-Transistor-Vorrichtungumfasst, und jeweils ein Herstellungsverfahren für den integrierten Schaltkreis.
    [0002] InLDMOS-Transistoren wird die Kanallänge typischerweise durch denTransport von Dotiermitteln überIonenimplantation oder Diffusion und nicht durch die Größe lithographischerMerkmale definiert. Ein erster Teil des Kanals basiert auf einemtraditionellen MOS-Transistor mit geeigneter Gate-Dielektrik und Dotierungskonzentration.Ein weiterer Teil des Kanals hat eine weit geringere Dotierung,besitzt aber dieselbe kapazitive Kopplung vom polykristallinen Silizium-Gate.Dadurch wird die Transkonduktanz der Vorrichtung verbessert, dasdurch die Dotierung definierte Potential der kurzen Kanallänge wird jedochnicht vollständigausgenutzt, da der weitere Teil des Kanals eine unerwünschte parasitäre Kapazität aufweist.
    [0003] Typischerweisewerden durch die Dotierung erzielte Verbesserungen akzeptiert, wohingegendie parasitäreKapazitätdes weiteren Teils des Kanals einfach unbeachtet bleibt.
    [0004] Nichtsdestotrotzgibt es Berichte, aus verschiedenen Gründen eine nicht gleichmäßige Oxiddickezu verwenden. Durch Erhö hungder Schichtdicke in Richtung der Driftregion kann eine geringereparasitäreKapazitäterreicht werden.
    [0005] BekannteLösungennutzen nicht das volle Verbesserungspotential oder sie verwendenim Fall von nicht gleichförmigenOxiddicken diffizile Herstellungstechniken. Durchführbare Technikenumfassen das Ätzen,das Aufwachsen einer nicht gleichförmigen Oxidschicht vor demAbscheiden des polykristallinen Silizium-Gates und die Verwendungvon Wachstumsverbesserungsmitteln. Das Gate-Oxid ist sehr empfindlichgegenüber Ätzschäden, undes ist sehr schwierig, weiter weg von der Gate-Kante die Dicke zu ändern.
    [0006] Demgemäß ist eseine Aufgabe der vorliegenden Erfindung, eine LDMOS-Transistor-Vorrichtunginnerhalb eines integrierten Schaltkreises, insbesondere eines integriertenSchaltkreises fürFunkfrequenzanwendungen, anzugeben, welche die oben beschriebenen,mit dem Stand der Technik verbundenen Probleme überwindet.
    [0007] Weiterhinist es eine Aufgabe der Erfindung, ein Herstellungsverfahren für einenintegrierten Schaltkreis, insbesondere einen integrierten Schaltkreisfür Funkfrequenzanwendungen,anzugeben, welcher einen LDMOS-Transistor umfasst, welcher die obigeAufgabe löst.
    [0008] DieseAufgaben werden gemäß der vorliegendenErfindung durch LDMOS-Transistor-Vorrichtungen und Herstellungsmethoden,wie sie durch die angehängtenPatentansprüchebeansprucht werden, gelöst.
    [0009] Durchdas Vorsehen des Gate-Halbleiterschicht-Bereiches des LDMOS-Gate-Bereichesder LDMOS-Transistor-Vorrichtung mit einer lateral sich änderndenNetto-Dotierungskonzentration kann die Gate-Kapazität reduziertwerden, wodurch die Betriebsge schwindigkeit erhöht wird. Alternativ wird einehöhereTranskonduktanz erzielt, ohne die Gate-Kapazität zu beeinflussen, wodurchebenfalls eine LDMOS-Transistor-Vorrichtung mit höherer Geschwindigkeitbereit gestellt wird.
    [0010] Gemäß einesweiteren Aspektes der vorliegenden Erfindung ist weiterhin ein integrierterSchaltkreis vorgesehen, welcher zumindest einen LDMOS-Transistorwie oben dargestellt umfasst.
    [0011] WeitereEigenschaften der Erfindung und Vorteile dieser werden aus der imFolgenden angegebenen detaillierten Beschreibung von bevorzugten Ausführungsbeispielender vorliegenden Erfindung und den begleitenden Zeichnungsfiguren1 – 13ersichtlich. Die Zeichnungsfiguren dienen lediglich der Illustrationund sind daher fürdie vorliegende Erfindung nicht einschränkend.
    [0012] 1 und 2 sind jeweils stark vergrößerte Querschnittsansichteneiner LDMOS-Transistor-Vorrichtung gemäß einer jeweils bevorzugtenAusführungder vorliegenden Erfindung.
    [0013] 3 ist ein Diagramm der Netto-Dotierung über derlateralen Ortskoordinate des Gates und des Kanals der LDMOS-Transistor-Vorrichtungaus 2 gemäß einerbevorzugten Ausführungder vorliegenden Erfindung.
    [0014] 4 – 8 sindDiagramme, welche verschiedene, durch Simulationen aufgefundeneTransistor-Eigenschaften der LDMOS-Transistor-Vorrichtung aus 2 darstellen.
    [0015] 9 – 13 sindstark vergrößerte Querschnittsansichteneines Teils einer Halbleiter-Struktur während des Prozessierens gemäß bevorzugter Ausführungsbeispieleder vorliegenden Erfindung.
    [0016] In 1 ist in einer vergrößerten Querschnittsansichteine n-Kanal LDMOS-Transistor-Vorrichtung gemäß einem ersten bevorzugtenAusführungsbeispielder vorliegenden Erfindung dargestellt. Die LDMOS-Transistor-Vorrichtung,welche besonders fürHochleistungs-Funkfrequenzanwendungen ausgelegt ist, umfasst einN–-dotiertesHalbleiter-Substrat 7, in welchem eine P-dotierte Wanne 6 ausgebildetwird. N+-dotierte Source- 4 undDrain- 5 -Bereiche werden jeweils in der P-dotierten Wanne 6 unddem N– -dotiertenSubstrat ausgebildet. Der N+-dotierteDrain-Bereich 5 wird in einem Abstand von der P-dotierten Wanne 6 ausgebildet,wobei ein oberer Teil des N–-dotierten Substrates 7,welches sich zwischen der P-dotierten Wanne 6 und dem N+-dotiertenDrain-Bereich 5 befindet, Teil des Drain der LDMOS-Transistor-Vorrichtungist. Oberhalb der P-dotierten Wanne 6 wird ein LDMOS-Gate-Bereich ausgebildetumfassend einen Gate-Halbleiter-Bereich 2, vorzugsweiseaus polykristallinem Silizium, auf einem Gate-Isolationsbereich 3, vorzugsweise Oxid.
    [0017] Weiterhinumfasst die LDMOS-Transistor-Vorrichtung einen Kanalbereich, welcherunterhalb des LDMOS-Gate-Bereiches innerhalb der P-dotierten Wanne 6 angeordnetist. Der Kanalbereich, welcher sich vom LDMOS-Source-Bereich 4 zumLDMOS-Drain-Bereich 5 erstreckt,weist eine lateral sich änderndeDotierungskonzentration auf. Typischerweise basiert der Teil desKanalbereiches, welcher dem Source-Bereich 4 am nächsten liegt,auf einem traditionellen MOS-Transistor, wohingegen der Teil desKanalbereiches, welcher dem Drain-Bereich 5 am nächsten liegt,eine weit geringere Dotierungskonzentration aufweist.
    [0018] Umnicht nur eine verbesserte Transkonduktanz des Transistors, sondernauch um eine geringere parasitärekapazitive Kopplung des Gate-Halbleiter-Bereichs 2 zu erreichen,weist auch der Gate-Halbleiter-Bereich 2 eine lateral sich ändernde Dotierungskonzentrationauf. Der Gate-Halbleiter-Bereich 2 des bevorzugten Ausführungsbeispiels derLDMOS-Transistor-Vorrichtung,welche in 1 dargestelltist, ist in einem Teil 2a, welcher dem LDMOS-Source-Bereich 4 amnächstenliegt, P+-dotiert und in einem Teil 2b, welcher dem LDMOS-Drain-Bereich 5 amnächstenliegt, N+-dotiert. Dieses erfindungsgemäße Transistor-Gate wird imFolgenden als N+P+-Gate bezeichnet.
    [0019] In 2 ist in einer vergrößerten Querschnittsansichteine n-Kanal LDMOS-Transistor-Vorrichtung gemäß einer zweiten bevorzugtenAusführungder vorliegenden Erfindung dargestellt. Diese Ausführung unterscheidetsich von dem vorhergehenden Ausführungsbeispiellediglich in Bezug auf die Gate-Dotierung. Der Gate-Halbleiter-Bereich 2, welcherin diesem Ausführungsbeispielmit 2' bezeichnetwird, ist in dem dem Source-Bereich 4 am nächsten liegendenTeil 2a' N+-dotiertund in dem dem Drain-Bereich 5 am nächsten liegenden Teil 2b' N–-dotiert.Dieses Transistor-Gate wird im Folgenden als N+N–-Gate bezeichnet.
    [0020] In 3 ist ein Beispiel der Netto-Dotierung über derlateralen Ortskoordinate fürdas Gate (durchgezogene Linie) und für den Kanal (gepunktete Linie)der LDMOS-Transistor-Vorrichtungaus 2 aufgetragen. Inkonventionellen LDMOS-Transistor-Vorrichtungenist das Gate mit einer konstanten Dichte von ungefähr 1020 cm–3 dotiert, in der Erfindungwird jedoch eine Dotierung mit einem lateralen Gradienten verwendet.Im Gegensatz dazu fälltdie in 3 dargestellteDotierungskonzentration des Gates von Source zu Drain von ungefähr 1020 cm–3 auf ungefähr 1013 cm–3 auf einer Streckevon ungefähr0,4 μm ab.Auch die Kanal-Dotierung zeigt ein beachtliches Gefälle vonSource zu Drain zwischen den Grenzflächen.
    [0021] Essollte jedoch beachtet werden, dass der Typ des Dotiermittels unddie Stärkedes Gradienten, um die nicht-gleich förmige Dotierung des Gates gemäß der vorliegendenErfindung zu erhalten, auf vielen verschiedenen Arten gewählt werdenkann, um die gewünschtenEigenschaften zu erhalten.
    [0022] Zweiwichtige Parameter, die Transkonduktanz und die Kapazität, bestimmendie Geschwindigkeit der Vorrichtung. Die Schwellwertspannung beeinflusstdie effektive Kanallängeund die Transkonduktanz. Das Vorhandensein einer Verarmungszone indem nieder-dotierten polykristallinen Gate der LDMOS-Vorrichtungaus 2 reduziert dieKapazität. DieVerarmungszone kann innerhalb des polykristallinen Silizium-Gatesnur füreinige Spannungskonstellationen existieren. Wenn Anhäufung oderInversion eines Trägersauftritt, ist die Kapazitätdie gleiche wie fürein hoch-dotiertes Gate. Fürdie wichtigsten Spannungsbedingungen erhält man jedoch eine Verarmungszoneund daher eine reduzierte Kapazität.
    [0023] Für den n-KanalTransistor hat der erfindungsgemäße LDMOS-Transistor mit N+N–-Gate dieselbeSchwellwertspannung und Gate-Kapazität wie ein konventioneller N+-LDMOS-Transistormit polykristallinem Gate unterhalb des hoch-dotierten Teils desGates. Auf der nieder-dotierten Seite des Gates dehnt sich die Grenzeder Verarmungszone des Gates, angedeutet durch das Bezugszeichen 9 in 2, aus und reduziert dieKapazität.Die Gesamtkapazitätwird somit reduziert, wodurch sich die Betriebsgeschwindigkeit erhöht.
    [0024] Dererfindungsgemäße LDMOS-Transistor mitP+N+-Gate hat im Gegensatz dazu eine höhere Transkonduktanz, aberdie gleiche Gatter-Kapazität, wasebenfalls eine höhereGeschwindigkeit ergibt. Die Schwellwertspannung erhöht sichin diesem Fall.
    [0025] Leistungs-LDMOS-Vorrichtungenwerden gewöhnlichunter Verwendung eines Finger-Anordnung-Layouts hergestellt. ZweidimensionaleVorrichtungssimulationen wurden an einem Querschnitt eines solchenFinger für(i) die erfindungsgemäße N+N–-LDMOS-Transistor-Vorrichtungund zum Vergleich(ii) fürden konventionellen LDMOS-Transistor mit homogen dotiertem Gatedurchgeführt.Als Breite der Vorrichtung wurde 1 μm angenommen.
    [0026] Inden 4 und 5 ist für niedrige und hohe Drain-Spannungen für eine erfindungsgemäße Transistor-Vorrichtung(Dreiecke), wie sie in Verbindung mit 2 beschriebenwurde, und füreine konventionelle LDMOS-Transistor-Vorrichtung mit hochdotiertemGate (Kreise) der Drain-Source-Strom IDS über der Gate-Source-SpannungVGS aufgetragen. In den Figuren ist ebenfalls die Ableitung d(IDS)/d(VGS)für dieerfindungsgemäße Vorrichtung (Quadrate)und fürdie konventionelle Vorrichtung (Rhomben) dargestellt. Der Unterschiedist gering, wobei der größte Unterschiedhauptsächlichin dem Bereich hoher Strömeauftritt. Dies kann durch ein Versetzen der pn-Grenzfläche an das Ende des Kanalsweiter unterhalb des Gates vermieden werden. In diesem Fall könnte dieseine reduzierte Oberflächen-Dotierungin dem Driftbereich füreine längere Zeitverursachen.
    [0027] In 6 ist für die erfindungsgemäße LDMOS-Vorrichtung(Sterne) und eine konventionelle LDMOS-Vorrichtung (Kreise) dieEingangskapazität über demDrain-Strom beim Variieren der Gate-Spannung bei konstanter Drain-Spannungaufgetragen. Der Unterschied ist bei geringeren Strömen klein.Wird die Gate-Spannungjedoch erhöht, verarmtder nieder-dotierte Teil des polykristallinen Silizium-Gates dererfindungsgemäßen LDMOS-Vorrichtung und dieKapazitätwird reduziert.
    [0028] In 7 ist die Übergangs-oder EinheitsverstärkungsfrequenzfT überdem Drain-Strom aufgetragen. Der erfindungsgemäße LDMOS-Transistor ist schnellerals der Standard-Transistor.
    [0029] In 8 ist die maximale Oszillationsfrequenzfmax überdem Drain-Strom aufgetragen. Die Verbesserung fällt in diesem Falle aus verschiedenenGründenstärkeraus. Die maximale Os zillationsfrequenz fmax ist zusätzlich zuder Tatsache, dass diese von der Übergangsfrequenz fT abhängt, auch voneiner Kapazitätzwischen Gate und Drain und von einem Realteil der Gate-Impedanzabhängigund diese Beiträgesind fürdie erfindungsgemäße LDMOS-Transistor-Vorrichtungzusätzlichkleiner.
    [0030] DiesePerformanz-Verbesserung durch die erfindungsgemäße LDMOS-Transistor-Vorrichtung wirdin zukünftigenTechnologien infolge der laufenden Standard-Skalierung von Vorrichtungenund Schaltkreisen viel größer. DieUnterschiede der Schwellwertspannung entlang des Kanals, welchein der Größenordnungvon einem Volt liegen, werden in dieser Hinsicht einen viel größeren Einflussauf die elektrischen Eigenschaften von Transistoren in Bezug aufVersorgungsspannungen haben.
    [0031] Essollte beachtet werden, dass obwohl die dargestellten bevorzugtenAusführungsbeispieledes LDMOS-Transistors n-Kanal-Vorrichtungensind, die vorliegende Erfindung diesbezüglich nicht beschränkt ist.Die Erfindung ist gleichermaßenauf p-Kanal-Vorrichtungenanwendbar.
    [0032] Essollte weiterhin beachtet werden, dass obwohl die vorliegende Erfindungprimärfür Funkfrequenz-Leistungs-LDMOS-Silizium-Vorrichtungen vorgesehenist, diese auch fürkleinere Vorrichtungen in Silizium-basierten integrierten Funkfrequenz-Schaltkreisennützlichsein kann. Weiterhin kann die LDMOS-Vorrichtung der vorliegendenErfindung mit anderen Materialien, wie beispielsweise SiC, GaAs,etc., realisiert werden, wenn die Gate-Isolatorschichten entsprechendangepasst werden.
    [0033] ImFolgenden werden drei bevorzugte Ausführungsbeispiele zur Herstellungvon LDMOS-Transistoren der vorliegenden Erfindung dargestellt.
    [0034] 9 zeigt einen Querschnitteiner Halbleiter-Struktur mit einem teilweise prozessierten MOS-Transistor.Der MOS-Transistorkann entweder vom P oder N-Typ sein. Der Transistortyp beeinflusst lediglichdie Auswahl der Dotiermittel-Atomefür das polykristallineSilizium des Transistor-Gates. Die Art der Auswahl ist dem Durchschnittsfachmannwohl bekannt. Die Prozess-Schritte, die zu der in 9 dargestellten Struktur führen, sinddem Durchschnittsfachmann ebenfalls wohl bekannt. Daher werden dieseSchritte hier nicht weiter beschrieben. In 10 bezeichnet das Bezugszeichen 10 einSilikon-Substrat, 11 bezeichnet eine Wanne, 12 bezeichneteine Kanalanpassung, 13 bezeichnet ein Feld-Oxid und 14 bezeichneteine Gate-Oxidschicht.
    [0035] Aufder Gate-Oxidschicht 14 und dem Feld-Oxid 13 wirdeine polykristalline Siliziumschicht 15 abgeschieden. Diepolykristalline Siliziumschicht 15 ist in dieser Prozessstufeundotiert. Eine aus Silizium-Nitrid bestehende Schicht 16 wirddarauf abgeschieden. Die Schicht 16 kann alternativ alsDoppelschicht bestehend aus Silizium-Nitrid auf Silizium-Dioxid,welches es erlaubt, mechanische Spannungen in der darunter liegendenpolykristallinen Siliziumschicht 15 zu kontrollieren, ausgestaltetsein. Eine solche mechanische Spannungskontrolle stellt eine weitereMöglichkeitzur Verfügung,die Diffusion des Dotiermittels in den Bereich, welcher später daslateral sich änderndeGate werden wird, zu beeinflussen. Die Silizium-Nitrid-Schicht 16 wirddurch eine Schicht 17 bedeckt, welche aus Photoresist besteht.Die Photoresist-Schicht 17 wirdzur Strukturierung der Silizium-Nitrid-Schicht 16 verwendet, beispielsweise durchanisotropes reaktives Ätzenin einer im Stand der Technik wohl bekannten Art und Weise. Dieresultierende Struktur ist in 10 dargestellt.
    [0036] DiePhotoresist-Schicht 17 wird strukturiert und die Silizium-Nitrid-Schicht 16 geätzt, umeinen Bereich 161 auszubilden, welcher in 11 dargestellt ist. Der Bereich 161 wirdspäterim Verfahren als eine Maske zum Ätzender darunter liegenden polykristallinen Siliziumschicht 15 undder Gate-Oxidschicht 14 verwendet,um eine Transistor-Gate auszubilden. Die lateralen Abmessungen desBereichs 161 entsprechen den gewünschten lateralen Abmessungendes Transistor-Gates. Im Querschnitt von 11 entspricht die sichtbare Abmessungdes Bereichs 161 der Längedes Transistor-Gates.
    [0037] Anschließend wirdeine Silizium-Dioxidschicht 18 auf der Struktur abgeschieden.Dieses Oxid wird als Abschirm-Oxid während der Implantation vonDotiermitteln in die polykristalline Siliziumschicht 15 undals Mittel zur Vermeidung des Austretens der Dotiermittel aus derpolykristallinen Siliziumschicht 15 während einer später durchgeführten Diffusions- und Aktivierungs-Wärmebehandlungverwendet. Eine Photoresist-Schicht 19 wirdanschließendabgeschieden und derart strukturiert, dass eine Kante 191 desPhotoresists sich oberhalb des Silizium-Nitrid-Bereichs 161 befindet.Die resultierende Struktur ist in 11 dargestellt.
    [0038] Alsnächsteswird die polykristalline Siliziumschicht 15 mit einem ausgewählten Dotiermittelfür polykristallineSilizium-Gates implantiert.Die Implantationsdosis wird derart gewählt, dass die benötigte Konzentrationstärke undder benötigtelaterale Konzentrationsgradient im vervollständigten Transistor-Gate erreichtwerden. Die Implantationsenergie wird derart gewählt, dass (i) die Implantationsdosisin der Mitte der polykristallinen Siliziumschicht 15 zum liegenkommt und (ii) die Ionen nicht allein durch die Photoresist-Schicht 21,sondern auch durch die Silizium-Nitrid-Schicht 161 gestopptwerden.
    [0039] Andieser Stelle wird eine weitere Stärke der vorliegenden Erfindungklar, nämlichdass die Position der Photoresist- Kante 191 oberhalb des Silizium-Nitridbereichs 161 unkritischist, da die Kante des implantierten Bereiches durch den Silizium-Nitrid-Bereich 161 definiertwird. Dies stellt weiterhin eine untere Schranke für die Dickeder Silizium-Nitridschicht 16 auf. Wenn auf der anderenSeite eine weitere Anpassung des lateralen Dotierungskonzentrations-Gradientendes Transistor-Gatesgewünscht wird,kann dies durch Auswählender Dicke der Silizium-Nitridschicht 16 und der Implantationsenergie derarterreicht werden, dass der Teil des Silizium-Nitrid-Bereiches 161,welcher nicht durch die strukturierte Photoresist-Schicht 19 bedecktist, d.h. bis zu der Resist-Kante 191, ebenfalls bis zueinem gewissen Grad durch die implantierten Ionen durchdrungen wird.
    [0040] Diestrukturierte Photoresist-Schicht 19 wird dann entferntund der Wafer einer Wärmebehandlungunterzogen, welche dazu dient, das Implantat zu aktivieren und dieDotiermittel-Ionen veranlasst, unter den Silizium-Nitrid-Bereich 161 zudiffundieren und dadurch eine lateral sich ändernde Gate-Struktur auszubilden.
    [0041] DerSilizium-Nitrid-Bereich 161 wird dann als Hartmaske zum Ätzen derpolykristallinen Siliziumschicht 15 und der Gate-Oxidschicht 14,vorzugsweise mit Hilfe von selektivem Ätzen, verwendet, um das Transistor-Gate,umfassend einen polykristallinen Silizium-Gate-Bereich 151 aufeinem Gate-Oxid-Bereich 141,wie in 12 dargestellt,auszubilden.
    [0042] DerSilizium-Nitridbereich 161 wird dann mit Hilfe von selektivem Ätzen entfernt.Die weitere Prozessierung der Halbleiter-Struktur und des erfindungsgemäßen MOS-Transistorswird gemäß dem Durchschnittsfachmannwohl bekannten Methoden durchgeführt.Es sollte hier jedoch angemerkt werden, dass die Wärmebehandlungzur Aktivierung des Source- und Drain-Implantats, welche während späterer Prozessstufen des MOS-Transistors nachfolgt, denGradienten innerhalb des Polysilizium-Gates zu einem gewissen Gradreduzieren wird. Der Grund dafürist, dass in dieser Prozessstufe keine Nachlieferung von Dotiermittelnaus der umgebenden polykristallinen Siliziumschicht stattfindet,da diese während derAusbildung des Transistor-Gates weggeätzt wurde.
    [0043] DieProzessierung in diesem Ausführungsbeispielist ähnlichder des vorhergehenden Ausführungsbeispiels,außerdass die polykristalline Siliziumschicht 15 bereits mitihrer P oder N -dotierten Abscheidung in Verbindung steht.
    [0044] Dienachfolgende Implantation unter Verwendung der strukturierten Photoresist-Schicht 19 wirdwie in dem vorhergehenden Ausführungsbeispieldurchgeführt,außerdass das Implantat vom N-Typ ist, wenn die anfängliche Dotierung der polykristallinenSiliziumschicht 15 vom P-Typ war und umgekehrt. Die Dosiswird derart gewählt,dass dieses Implantat nicht nur groß genug ist, die bereits in derpolykristallinen Siliziumschicht 15 vorhandene Dotierungzu kompensieren, sondern auch groß genug ist, die Netto-Dotierungauf dem entgegengesetzten Typ zu ändern.
    [0045] Dieserzeugt ein N oder P-dotiertes Transistor-Gate, welches eine lateralsich änderndeDotierungskonzentration derart aufweist, dass die Dotierungskonzentrationan einem Ende des Gates vorwiegend vom P-Typ ist und an der anderenSeite vorwiegend vom N-Typ.
    [0046] DieProzessierung in diesem Ausführungsbeispielist ähnlichdem des ersten Ausführungsbeispielsmit Ausnahme des Folgenden. Nachfolgend zu der ersten Implantationvon Dotieratomen in die ursprünglichundotierte polykristalline Siliziumschicht 15, unter Verwendungder strukturierten Photoresist-Schicht 19 mitihrer Photoresist-Kante 191, wird die struktu rierte Photoresist-Schicht 19 entferntund durch eine andere Photoresist-Schicht 20 ersetzt, welchederart strukturiert ist, dass diese zuvor ungeschützte Teileder Halbleiter-Strukturbedeckt, d.h. die strukturierte Photoresist-Schicht 20 istkomplementärzu der strukturierten Photoresist-Schicht 19 oberhalb desMOS-Transistors. Somit werden nun die bereits implantierten Bereichedes MOS-Transistors durch die strukturierte Photoresist-Schicht 20 geschützt. Diesist in 14 dargestellt, in welcherdie Photoresist-Kante 201 der Photoresist-Schicht 20 dargestelltist.
    [0047] Einezweite Implantierung in das ursprünglich undotierte polykristallineSilizium wird dann unter Verwendung eines Dotiermittels, welcheseinen implantierten Bereich mit einem dem ersten Implantat entgegengesetztenTyp erzeugt, durchgeführt.
    [0048] Somiterhältdas Transistor-Gate eine lateral sich ändernde Dotierungskonzentrationderart, dass die Dotierungskonzentration an einem Ende des Gatesvorwiegend vom P-Typ ist und am anderen Ende vorwiegend vom N-Typist, d.h. ähnlichzu dem Transistor-Gate des vorherigen Ausführungsbeispiels. Der Unterschiedist, dass in diesem Ausführungsbeispielalle Dotiermittel-Ionen zum Dotieren der gegenüberliegenden Enden des Gatesauf jeweils P- und N-Typ verwendet werden können. Dies steht im Gegensatzzu dem vorherigen Ausführungsbeispiel,in welchem die Dosis des zweiten Implantats groß genug gewählt werden musste, um (i) die ursprünglicheDotierung der polykristallinen Siliziumschicht 15 zu kompensierenund (ii) die Dotierung in den entgegengesetzten Typ umzukehren.
    权利要求:
    Claims (13)
    [1] LDMOS-Transistor-Vorrichtung in einem integriertenSchaltkreis, insbesondere in einem integrierten Schaltkreis für Funkfrequenz-Anwendungen,umfassend: – einHalbleiter-Substrat (10), – ein LDMOS-Gate-Bereich (1)mit einem Gate-Halbleiterschicht-Bereich (2; 2'; 151)auf einem Gate-Isolationsschicht-Bereich (3; 141), – LDMOS-Source-(4) und Drain-Bereiche (5, 7), und – einenunterhalb des LDMOS-Gate-Bereichs angeordneten Kanal-Bereich (6; 12),wobei der Kanal-Bereich die LDMOS-Source- und Drain-Bereiche verbindet und einelateral sich änderndeDotierungskonzentration aufweist, dadurch gekennzeichnet,dass – derGate-Halbleiterschicht-Bereich des LDMOS-Gate-Bereichs eine lateralsich änderndeDotierungskonzentration (P+N+; N+N–) aufweist.
    [2] LDMOS-Transistor-Vorrichtung nach Anspruch 1, inwelchem der Gate-Halbleiterschicht-Bereich (2') eine Netto-Dotierungskonzentrationaufweist, welche von einer Seite des Gate-Halbleiterschicht-Bereichs,welche dem LDMOS-Source-Bereich(4) benachbart ist, zu einer anderen Seite des Gate-Halbleiterschicht-Bereichs,welche dem LDMOS-Drain-Bereich (5, 7) benachbartist, abnimmt.
    [3] LDMOS-Transistor-Vorrichtung nach Anspruch 2, wobeidie LDMOS-Transistor-Vorrichtung eine n-Kanal-Vorrichtung ist undder Gate-Halbleiterschicht-Bereich (2') in einem Teil (2a') des Gate-Halbleiterschicht-Bereichs,welcher dem LDMOS-Source-Bereich (4) am nächsten liegt,N+-dotiert ist undin einem Teil (2b')des Gate-Halbleiterschicht-Bereichs, welcher dem LDMOS-Drain-Bereich(5, 7) am nächstenliegt, N–-dotiertist.
    [4] LDMOS-Transistor-Vorrichtung nach Anspruch 3, inwelchem der Teil (2a')des Gate-Halbleiterschicht-Bereichs (2'), welcher dem LDMOS-Source-Bereich(4) am nächstenliegt, eine Netto-Dotierungskonzentration zwischen 1018 cm–3 und1022 cm–3 aufweist,und der Teil (2b')des Gate-Halbleiterschicht-Bereichs (2'), welcher dem LDMOS-Drain-Bereich(5, 7) am nächstenliegt, eine Netto-Dotierungskonzentration zwischen 1011 cm–3 und1015 cm–3 aufweist.
    [5] LDMOS-Transistor-Vorrichtung nach Anspruch 1, wobeidie LDMOS-Transistor-Vorrichtung eine n-Kanal-Vorrichtung ist undder Gate-Halbleiterschicht-Bereich (2) in einem Teil (2a)des Gate-Halbleiterschicht-Bereichs, welcher dem LDMOS-Source-Bereich(4) am nächstenliegt, P+-dotiertist und in einem Teil (2b) des Gate-Halbleiterschicht-Bereichs, welcherdem LDMOS-Drain-Bereich (5, 7) am nächsten liegt,N+-dotiert ist.
    [6] LDMOS-Transistor-Vorrichtung nach Anspruch 1 oder2, wobei die LDMOS-Transistor-Vorrichtung eine p-Kanal-Vorrichtungist.
    [7] Verfahren zur Herstellung eines integrierten Schaltkreises,insbesondere eines integrierten Schaltkreises für Funkfrequenz-Anwendungen,mit einem LDMOS-Transistor, umfassend die Schritte: – Vorseheneines Halbleiter-Substrats (10); – Ausbilden von LDMOS-Source-(4) und Drain-Bereichen (5, 7) in demSubstrat; – Ausbildeneines Kanal-Bereichs (6; 12) in dem Substrat zwischenden LDMOS-Source- und Drain-Bereichen mit einer lateral sich änderndenNetto-Dotierungskonzentration; und – Ausbilden eines LDMOS-Gate-Bereichs(1) auf dem Substrat mit einem Gate-Halbleiterschicht-Bereich(2; 2'; 151)auf einem Gate-Isolationsschicht-Bereich (3; 141); dadurchgekennzeichnet, dass – derGate-Halbleiterschicht-Bereich des LDMOS-Gate-Bereichs mit einerlateral sich ändernden Netto-Dotierungskonzentration(P+N+; N+N–)ausgebildet wird.
    [8] Verfahren nach Anspruch 7, in welchem der Gate-Halbleiterschicht-Bereich(2') miteiner Netto-Dotierungskonzentration ausgebildet wird, welche voneiner Seite des Gate-Halbleiterschicht-Bereichs, welche dem LDMOS-Source-Bereich(4) benachbart ist, zu einer anderen Seite des Gate-Halbleiterschicht-Bereichs,welche dem LDMOS-Drain-Bereich(5, 7) benachbart ist, abnimmt.
    [9] Verfahren nach Anspruch 7 oder 8, in welchem derLDMOS-Gate-Bereich durch folgende Schritte ausgebildet wird: – Ausbildeneiner Gate-Oxidschicht (14) auf dem Substrat; – Ausbildeneiner polykristallinen Silizium-Gateschicht (15) darauf; – Ausbildeneines Schichtbereichs (161) durch Strukturierung und Ätzen darauf,zur Verwendung als Hart-Maske zur Ausbildung des LDMOS-Gate-Bereichs; – Ausbildeneiner Abschirmschicht (18) darauf; – Ausbildeneiner ersten Schutzschicht (19) darauf, wobei die ersteSchutzschicht derart strukturiert ist, dass diese den strukturiertenund geätztenSchichtbereich (161) teilweise bedeckt; – Implantierenvon Ionen in die polykristalline Silizium-Gateschicht (15) durch dieAbschirmschicht (18), wobei die erste Schutzschicht (19)das Implantieren von Ionen durch die erste Schutzschicht (19)hindurch verhindert; – Entfernender ersten Schutzschicht (19); – Entfernen der Abschirmschicht(18); und – Ätzen derpolykristallinen Silizium-Gateschicht (15) und der Gate-Oxidschicht(14) unter Verwendung des strukturierten und geätzten Schichtbereichs (161)als Maske, um dadurch den Gate-Halbleiterschicht-Bereich (151)auf einem Gate-Isolationsschicht-Bereich (141) auszubilden.
    [10] Verfahren nach Anspruch 9, in welchem der Schrittdes Implantierens das Implantieren von Ionen durch den strukturiertenund geätztenSchichtbereich hindurch (161) umfasst.
    [11] Verfahren nach Anspruch 9, in welchem der strukturierteund geätzteSchichtbereich (161) verhindert, dass Ionen beim Schrittdes Implantierens durch den strukturierten und geätzten Schichtbereich(161) hindurch implantiert werden.
    [12] Verfahren nach einem der Ansprüche 9 – 11, in welchem der Schrittdes Implantierens mit Ionen eines ersten Dotierungs-Typs durchgeführt wirdund Ionen eines zweiten Dotierungs-Typs in die polykristalline Silizium-Gateschicht (15)vor der Ausbildung des strukturierten und geätzten Schichtbereichs (161)implantiert werden.
    [13] Verfahren nach einem der Ansprüche 9 – 11, in welchem der Schrittdes Implantierens mit Ionen eines ersten Dotierungs-Typs durchgeführt wirdund das Verfahren die weiteren Schritte: – Ausbilden einer zweiten Schutzschicht(20) auf der Abschirmschicht (18), wobei die zweiteSchutzschicht derart strukturiert wird, dass diese den strukturiertenund geätztenSchichtbereich (161) im Wesentlichen komplementär zu derersten Schutzschicht (19) bedeckt, und – Implantierenvon Ionen eines zweiten Dotierungs-Typs in der polykristallinenSilizium-Gateschicht (15) durch die Abschirmschicht (18),wobei die zweite Schutzschicht (20) verhindert, dass Ionen durchdie zweite Schutzschicht (20) implantiert werden, umfasst,welche zwischen den beiden Schritten des Entfernens durchgeführt werden.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-03-17| OP8| Request for examination as to paragraph 44 patent law|
    2009-12-03| 8364| No opposition during term of opposition|
    优先权:
    申请号 | 申请日 | 专利标题
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